Обязанности:
О команде прототипирования Мы проектируем SoC для серверов. Чтобы убедиться в функциональности будущего ASIC на ранних стадиях проектирования, мы делаем прототип на FPGA, на котором воспроизводим поведение отдельных IP и их блоков, а также "поднимаем" операционную систему. Эта деятельность родственна работе RTL-разработчика, и даёт возможность через несколько месяцев перейти в группу Frontend ASIC design и разрабатывать IP, если есть такое желание. Нужно будет пройти внутренний курс подготовки "FPGA to ASIC designer"https://engineer.yadro.com/fpga-to-asic/ Чем предстоит заниматься: Создание прошивок для FPGA Xilinx для прототипирования SoC Адаптация блоков для ASIC, написанных на Verilog/SystemVerilog или представленных в netlist для Xilinx UltraScale+, под FPGA Стыковка блоков для ASIC, написанных на Verilog/SystemVerilog или представленных в netlist для Xilinx UltraScale+, с физическими уровнями FPGA (например, DDR4, PCIe, Ethernet, SATA, USB). Написание временных ограничений (constraints) для внешних интерфейсов. Применение имеющихся временных ограничений к внутренней логике FPGA. Масштабирование частоты работы блоков SoC в соответствии с планируемыми частотами ASIC Оптимизация дизайна FPGA по частоте, ресурсам и времени создания прошивок. Достижение наиболее высокой скорости работы прототипа. Мы ожидаем от будущего члена команды: Работа с современными FPGA, Xilinx предпочтителен. Хорошее знание EDA (Vivado) Понимание синхронной передачи. Дерево клоков. Отличное знание Verilog HDL. Уверенное знание формата .sdc Понимание техник CDC. Умение отладки схем на симуляторе и FPGA. Уверенное использование систем контроля версий Уверенная работа в Linux Знакомство со скриптовыми языками (tcl, bash, make, pyton) Умение писать понятный код для возможности наследования другими инженерами Умение писать документацию на разрабатываемый блок Дополнительно приветствуем: Знакомство с SystemVerilog. Знание синтезируемого подмножества SystemVerilog. Применение конструкций языка для сокращения времени разработки и минимизации количества ошибок Статический анализ кода с использованием соответствующих тулов (JG, Spyglass и др.) Опыт валидации CDC, RDC Опыт использование git для контроля версий Опыт программирования на С (ANSI) Английский для переписки с англоязычной техподдержкой Будем рады Вам предложить: Стать частью мирового процесса трансформации микроэлектроники и создавать новейшие серверные SoC с RISC-V ядрами на борту; Гибридный формат работы: рабочее место в комфортном лофт-офисе на территории БЦ «Трёхгорная мануфактура» в 10-15 минутах от ст. метро Краснопресненская/Баррикадная/Улица 1905 года + удалённая работа из дома на корпоративном ноутбуке; Возможность выбрать удобные начало и окончание рабочего дня; Конкурентный уровень заработной платы (готовы по достоинству оценить ваши знания и опыт) + премирование по результатам работы; Обучение/сертификация за счет компании (в соответствии с согласованным планом); Возможность расти горизонтально и вертикально, а также в зависимости от результатов и интересов перемещаться между проектами и командами; Оформление по ТК РФ с первого дня работы; ДМС с первого дня. О направлении YADRO Microprocessors YADRO Microprocessors — вендор микропроцессоров собственного дизайна и разработки с fabless моделью. Мы одни из немногих в мире, и первые в России интегрируем процессорные ядра RISC-V в системах-на-кристалле (SoC) для серверов, систем хранения данных, планшетов. Планируемые продукты будут массово доступными, с поддержкой разработчиков вычислительной техники и программного обеспечения, всем необходимым набором программных и аппаратных средств разработки и отладки. Технологический процесс 12нм и 7 нм. Направление создано в рамках группы компаний YADRO на базе технологического партнерства лидера отечественного рынка вычислительной техники компании YADRO и одного из лидеров мирового рынка полупроводникового IP и соучредителя консорциума RISC-V — компании Syntacore. В нашем дизайн-центре работает несколько десятков специалистов по направлениям RTL, верификация, физический дизайн, DFT, HW QA/post-silicon, разработка низкоуровневого ПО.Похожие вакансии
Инженер-разработчик (RTL/FPGA/ASIC)
Договорная
Москва. Станции метро: Краснопресненская, Улица 1905 года
ARCHIP
Инженер-разработчик RTL ASIC / FPGA
Договорная
Москва. Станции метро: Краснопресненская, Улица 1905 года
Аквариус, Группа компаний
Разработчик топологии СБИС (Backend ASIC engineer)
Договорная
Москва. Станции метро: Краснопресненская, Улица 1905 года
Аквариус, Группа компаний
Инженер-разработчик DFT для ASIC / DFT engineer
Договорная
Москва. Станции метро: Краснопресненская, Улица 1905 года
Цифровые решения, НПП